Altera VHDL Examples
Die Hardwarebeschreibungssprache VHDL
OpenCores open source hardware IP-cores

RegEx Look-around assertions

Diese Konstrukte erweitern die regulären Ausdrücke um die Möglichkeit, kontextsensitive Bedingungen zu formulieren, ohne den Kontext selbst zu matchen.
Das heißt, möchte man alle Zeichenfolgen „Sport“ matchen, denen die Zeichenfolge „verein“ folgt, ohne dass jedoch die gematchte Zeichenfolge die Zeichenfolge „verein“ selbst enthält, wäre dies mit einer look-ahead assertion möglich: Sport(?=verein)

(?<=(\s|^))entity(?=(\s|$))

(?<=Ausdruck) = positive look-behind assertion
(?=Ausdruck)  = positive look-ahead assertion

Alt (nicht verwenden!):
([^a-z]*|^)entity([^a-z]*|\w|$)
([^a-z ]+|^)entity([^a-z ]+|\w|$)

VHDL

VHDL Design Units and Subprograms
VHDL Coding Style Guidelines

Package

package <PACKAGE_NAME> is
    [...]
end package <PACKAGE_NAME>;

package body <PACKAGE_NAME> is
    [...]
end package body <PACKAGE_NAME>;

“Use” and “Library” in VHDL
Libraries and Packages in VHDL
VHDL: Component vs Entity
VHDL Packages
WORK is not a VHDL Library

Function

function function_name (parameter_list) return type is  
begin
    [...]
end function_name;

function shift_rows (
    X : std_logic;
    Y : std_logic;
    Z : std_logic
) return std_logic is  
begin
    [...]
end shift_rows;

encrypt_block : process(reset_50_n,clock_50_i)
        variable temp_state;

Procedure

procedure <PROCEDURE_NAME> (    
    X : std_logic;
    Y : std_logic;
    Z : std_logic
) is
	declarations
begin
	sequential statements
end procedure_name;

type path_record_i is record
data : std_logic_vector((PATH_DATA_WIDTH_IN_BITS-1) downto 0);
clk : std_logic;
dv : std_logic;
err : std_logic;
end record;